I have a chip design. How do I get working first silicon?
Start by defining process fit, design readiness, the controlled PDK and data path, prototype quantity, package and test scope, then select a partner-confirmed run.
半导体 · HHGrace MPW
华虹（HHGrace）MPW 代理与产能询价入口
MST Singapore 是面向海外项目的非独家华虹（HHGrace）MPW 代理，承接产能询价、客户接入与项目协调。我们把非保密的节点、工艺、die、封装测试与目标时间整理成可提交 fab 评审的需求。实际产能、slot、排期、PDK 路径、报价与接单结果由 fab 逐项目确认。
2026 MPW 排期筛查
HHGrace（华虹）成熟节点 MPW 平台需求表
这是 MST Singapore 面向 2026 HHGrace（华虹）成熟节点 MPW RFQ 的公开排期筛查入口。它不是公开价格表，也不是保证 slot 的 shuttle 日历；具体 run 窗口、registration deadline、GDS/data-in deadline、PDK/NDA 路径、可用性和报价均在需求审核后逐案确认。
2026 公开平台与排期筛查视图
客户可以像查看公开 MPW 排期页一样使用这张表：先找到可能匹配的平台，再提交非保密首轮 brief，由 MST 检查当前排期窗口和报价路径。
| Node | Platform | Fit | 2026 status | What to send first | 下一步 |
|---|---|---|---|---|---|
| 90nm | 低功耗 BCD | 面向 BCD 与电源管理原型需求，电压等级、die 面积、封装/测试和样品需求需先评审。 | 2026 RFQ 筛查开放 | 节点目标、电压等级、die 预估、样品数量、封装/测试假设和目标季度。 | 开始适配筛选 → |
| 90nm | 嵌入式 eFlash | 面向嵌入式非易失存储和混合信号原型 RFQ，可先从非保密 brief 启动。 | 2026 RFQ 筛查开放 | 存储/工艺需求、die 预估、封装/测试假设、PDK/NDA 状态和目标季度。 | 开始适配筛选 → |
| 55nm | SiGe BiCMOS | 面向 RF、高速和混合信号原型筛查，需先确认工艺适配和封装/测试范围。 | 2026 RFQ 筛查开放 | RF/高速需求、粗略 die 尺寸、频段/用途背景、封装/测试假设和目标排期。 | 开始适配筛选 → |
| 55nm | 低功耗 BCD | 面向低功耗 BCD 与电源管理询价，需审核节点、电压、die 面积、排期和最终用途。 | 2026 RFQ 筛查开放 | 电压等级、应用背景、die 预估、目标样品和封装/测试假设。 | 开始适配筛选 → |
| 55nm | Logic / eFlash | 面向 logic 或 embedded-Flash 原型需求，MST 可在设计 IP 交换前准备可评审 RFQ。 | 2026 RFQ 筛查开放 | Logic/eFlash 需求、die 预估、封装/测试假设、PDK/NDA 状态和期望 tapeout 窗口。 | 开始适配筛选 → |
| 40nm | Logic / eFlash | 面向 40nm logic、低功耗或 embedded-Flash 原型路线，需伙伴准入和排期适配确认。 | 2026 RFQ 筛查开放 | 节点/工艺需求、die 预估、封装/测试假设、目标季度、国家/地区和最终用途背景。 | 开始适配筛选 → |
内部 shuttle code、供应方邮件、booking deadline、GDS/data-in deadline 和供应端成本不公开。MST 只会在正式评审和报价路径中确认这些信息。
发起非保密 MPW 需求咨询 →
一份简报 · 三方职责清晰
开始咨询前，先了解后续如何推进。
首次筛选只需要非保密信息，用于形成可评审需求；它不预留产能、不承诺 slot，也不替代 fab 确认。
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01 · 您提供
一份非保密初始简报
目标节点或工艺类型、die 面积预估、样品需求、封装测试假设、目标季度、国家和最终用途。无需 GDS，也不要发送受保护设计 IP。
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02 · MST 评审并反馈
缺口清单与评审路径
MST 核对工艺适配、缺失信息、NDA/PDK 路径、封装/晶圆测试/成品测试范围，以及需求是否可进入合作方评审。
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03 · Fab 确认
可用性、排期与报价
适用路线、工艺资格、产能、slot、截止时间、PDK 获取、价格与接单结果，均由 fab 逐项目确认。
选择正确的第一步
先开始评审，不先交设计文件
多数早期 MPW 访客还没有准备好提交完整 tapeout package。MST 提供四个低风险入口：比较入口路径、检查准备度、生成 no-GDS brief，或提交非保密 RFQ 由人工评审。
Step 00 · 入口路径
先比较哪条 MPW 路径能评审这个项目
如果第一问题不是设计准备度，而是哪条路径、区域、资格门槛、NDA/PDK 路径和评审 owner 能处理请求，就先看入口地图。
打开入口地图 →步骤 02 · 生成 brief
生成不含 GDS 的 RFQ brief
使用 RFQ 包生成器，把节点、工艺类型、die 面积、样品目标、封装/测试假设、时间线和最终用途背景转成非保密首轮评审 brief。
生成 RFQ brief → 下载模板 ↓步骤 03 · 人工评审
提交 brief 给 MST 筛选
当您希望 MST 筛选工艺适配、封装/测试范围、NDA/PDK 路径、资格背景和合作方评审准备度时，提交非保密 brief。
发起非保密 MPW 需求咨询 →
MPW 准备度评审
先从不含 GDS 的 MPW brief 开始。
请提供节点范围、工艺类型、粗略 die 面积、样品目标、封装/测试假设、时间线和最终用途背景。MST 会在敏感设计数据移动前先筛选准备度。
覆盖范围
以下为指示性工艺窗口。最终节点和工艺逐案由合格伙伴确认。
MPW 覆盖 · 指示性
伙伴确认
节点0.35um-40nm 覆盖成熟制程和特殊工艺。
先进边缘节点28 / 22nm - 逐案评估，取决于伙伴确认。
工艺模拟 / 混合信号 · BCD / 功率 · eNVM / eFlash · RF · 高压。
运行类型共享光罩多项目晶圆协调与流片对接。
初次提交阶段仅接收概要需求 - NDA 前不接收 GDS / 网表 / RTL。
免费 MPW 规划工具
提交 RFQ 前可先使用这些工具：规划共享光罩版图、估算 gross/good dies、本地检查 GDS metadata、比较成本分摊，并把概要参数转成 RFQ 深链。全部在浏览器本地运行；GDS 工具不会上传文件，RFQ 阶段仍只提交非机密概要。
查看全部工具 →工具 01 · 光罩规划
MPW 光罩与晶圆规划器
把多个项目打包进同一共享光罩，模拟晶圆 step-and-repeat，估算 gross/good dies 和各项目按面积分摊的成本。
打开规划器 →工具 03 · 本地 GDS 检查
本地 GDSII 检查器
在浏览器本地检查 .gds 文件的 top cell、die 尺寸、图层列表、cell tree 和元素数量。文件不上传，只用 metadata 生成非机密 RFQ 摘要。
打开 GDS 检查器 →参考 · 入口地图
非欧美 MPW 入口地图
中立、带来源的 MPW 路线对比，覆盖 MOSIS、Europractice、Muse、IMEC 等选项，重点回答非美国/非欧盟团队实际能走哪条入口。资格、价格模型和 access gate 均按来源日期标注。
打开入口地图 →
示例 RFQ 包
可评审的 MPW 资料包应是什么样
以下为示意性的非保密例子。它们说明 MST 首轮筛选需要什么范围，以及哪些内容应保留到 NDA 管控评审路径中。
示例 01
180nm 混合信号传感器 ASIC
客户提供: 客户提供目标节点范围、模拟/混合信号功能、粗略 die 面积、样品数量、封装偏好、测量目标和最终用途背景。
MST 返回: MST 返回缺失问题、可能的工艺族匹配、封装/probe/测试 checklist、NDA/PDK 路径说明和伙伴评审准备度。
后续受控路径: GDS、原理图、网表、PDK 文件和详细电路实现不进入公开入口，只在受控路径明确后再交换。
示例 02
350nm 高压 / BCD 原型
客户提供: 客户提供电压等级、器件选项假设、pad/封装方向、die 尺寸范围、安全或工业控制用途、目标样品和时间线。
MST 返回: MST 标记工艺适配不确定点、需要伙伴回答的问题、封装和可靠性假设、合规背景以及报价准备度缺口。
后续受控路径: 准确器件栈、专有电路细节、版图文件和伙伴特定设计规则，应等待 NDA/PDK 和合格技术评审。
示例 03
65/55nm RF 或 eNVM 可行性询问
客户提供: 客户以非保密方式提供 RF 频段或存储需求、可接受节点范围、粗略 die 面积、封装/测试假设和排期压力。
MST 返回: MST 区分公开规划问题和 NDA 后问题，并准备以可行性、入口路径和缺失假设为核心的伙伴评审包。
后续受控路径: 模型文件、IP block、专有版图、性能敏感原理图和工艺特定数据，应进入后续受控交换。
Start with your problem—not an industry acronym
Twenty high-intent routes to first silicon
You may call it prototype tapeout, a shuttle run, a small engineering batch, packaged samples or simply “how do I get this chip made?” Choose the problem closest to yours; each route ends in an evidence checklist and a human-reviewed next step.
From design idea to first silicon 4 routes
I only have RTL, schematics or a preliminary layout. What comes next?
A non-confidential readiness review can identify missing architecture, implementation, verification, signoff and commercial inputs before any protected design files move.
Can I assess the route or request a quote before final GDS?
Yes. A first review can use node, process, die-area, sample, package, test and timing assumptions; price, slot and data acceptance still require formal confirmation.
What if a foundry will not respond to my startup or small team?
Use a qualified access and coordination route that can screen the entity, end use, process need, NDA and PDK path before presenting a reviewable request.
Process and foundry-route fit 4 routes
How do I choose among 90nm BCD, 55nm eFlash and 40nm low-power logic?
Choose by voltage, embedded-memory, analog and RF needs, qualified IP, IO, die area, package, test and accessible ecosystem—not nominal node alone.
Should a power-management MCU use BCD, eFlash or a logic process?
Map voltage devices, non-volatile memory, digital density, analog precision, IO and reliability needs first; a partner must then confirm the available process options.
How can a qualified project enter the HHGrace NDA, PDK and technical-review path?
Begin with a non-confidential requirement brief and entity and end-use context. NDA, PDK eligibility, technical fit and access are confirmed through the controlled partner path.
How can an overseas or Korean fabless team access an Asian mature-node MPW route?
Country, customer type, end use, process family, schedule and data controls determine the realistic route; MST Singapore can structure the first review without public IP exchange.
Urgent schedule and Fast-Track screening 4 routes
How do I find and qualify for the next suitable shuttle run?
Compare process fit, registration and data-in gates, minimum area, deliverables and readiness, then request the latest partner-confirmed window instead of relying on a static calendar.
What is the fastest realistic route to first silicon?
The fastest route starts with a complete brief and a design close to the relevant signoff gate. Priority triage can reduce avoidable waiting, but no elapsed time is guaranteed.
I urgently need 20–100 packaged prototypes. Which path should I use?
Define whether you need wafers, loose die or packaged and tested units, then coordinate wafer run, probe, dicing, assembly, final test and logistics as separate confirmed scopes.
What can I do if I missed a shuttle deadline or the preferred run is unavailable?
Recheck nearby nodes and process options, another operator or run, design readiness and whether an engineering or dedicated route better fits the business deadline.
Cost, readiness and quotation 4 routes
What does an MPW or engineering prototype run cost?
Cost depends on process option, minimum area, die size, wafer allocation, masks, package, probe, final test, logistics and schedule; a public node name is not a quote.
How do die area, sample count, package and test change the quotation?
Die area can affect shared-wafer allocation while deliverable quantity, yield assumptions, package choice, probe and final-test coverage change downstream scope and cost.
My design passes DRC and LVS. What still remains before first silicon?
Foundry-specific signoff, final data acceptance, run registration, mask and wafer execution, probe, dicing, packaging, final test, logistics and bring-up can still remain.
What should I include in the first non-confidential MPW brief?
Include country and end use, target node or range, process family, die estimate, samples, package and test assumptions, timing and NDA or PDK status—without design IP.
Packaging, test and the route after MPW 4 routes
Who handles wafer probe, dicing, package assembly and sample delivery?
The foundry, probe house, OSAT, test house, logistics provider and customer may own different steps. The quotation must name the deliverable and each confirmed owner.
Who coordinates wafer probe, final test, characterization and reliability work?
Start with the intended evidence and sample form. Test coverage, fixtures, ATE programs, characterization and reliability plans are separate scopes that need named ownership.
How should I plan for ECO or re-spin after first-silicon bring-up?
Define bring-up evidence, failure isolation, change scope, reusable masks or layers if applicable, verification closure and the decision gate between another MPW and a dedicated run.
How do I move from MPW to an engineering lot, qualification and volume production?
Use first-silicon evidence to decide on ECO, another prototype or a dedicated engineering route, then define qualification, test, supply, quality and commercial gates.
Public first contact is non-confidential. Do not send GDS, OASIS, RTL, netlists, schematics, PDK files or proprietary IP until the controlled NDA/data path is confirmed.
常见问题
工程团队和采购团队在提交简报前最常问的问题。
可以不上传 GDS 就提交 MPW 询价吗？
可以。初次提交只接收概要需求：节点、工艺类型、芯片面积、数量和时间线。设计细节只会在后续 NDA 下交换。
提交后会发生什么？
首先进行人工合规审核。然后筛选工艺匹配，建立 PDK/NDA 路径，并与合格伙伴协调，返回伙伴确认后的下一步。
MPW 成本和排期通常由什么决定？
主要驱动因素包括节点、工艺选项、shuttle 时间、die 面积、mask/reticle 分摊、wafer allocation、封装、wafer probe、final test、物流，以及案例进入伙伴评审前所需的准备工作量。
覆盖哪些节点和工艺？
覆盖 0.35um 到 40nm 的成熟制程和特殊工艺，28/22nm 逐案评估。最终匹配由伙伴确认。
成熟制程 MPW 是否受出口管制？
每个 RFQ 都会经过客户、国家/地区和最终用途筛选。敏感情况会进入人工复核，也可能暂缓处理。
从概要需求开始
准备规划您的MPW 与首片硅路径？
先提交非保密 brief，说明节点/工艺适配、目标排期、首片硅验证、封装/测试、样品处理或重新流片需求。MST 将需求转入审核；可行性、可用性、时间和报价均逐案确认。